May 22, 2018 Остави съобщение

FPGA базиран LCD LCD дизайн

Поради малкия си размер, леко тегло и ниска консумация на енергия,LCD дисплеи с течни кристалисе използват в широк спектър от приложения. Например, като дисплеи за самолети, танкове и кораби, пространството, заемано от оригиналните CRT дисплеи, може да бъде намалено, теглото на оборудването може да бъде намалено и маневреността може да бъде подобрена.

Този дизайн използва LCD дисплей със символи с вграден графичен контролер Si.tronix ST7066U на платката за разработка Spartan-3E, който реализира: (1) Дисплей с един символ на всяка позиция и дисплей на цял екран и цял екран на символи ; (2) Показване на потребителски знаци (символи) и показване на движение на цял екран на отделни знаци. Сред тях графичният контролер [1] отговаря за получаването на команди за управление и данни и изпращането им към LCD дисплея.

1 графичен контролер Sitronix ST7066U

Контролерът има три вътрешни пространства за съхранение, DD RAM, CGROM и CG RAM, които трябва да бъдат инициализирани преди изпращане на данни.

(1) DD RAM (RAM за показване на данни)

Кодът на знака се съхранява. Физически DD RAM има общо 80 символни позиции, всеки ред има 40 знака, но само 16 могат да бъдат показани, а останалите 24 не се показват. Преди четене или писане, броячът на адреси трябва да се инициализира. Броячът на адресите може да се поддържа постоянен или автоматично да се увеличава или намалява с 1 след четене или запис.

(2) CG ROM (ROM за генериране на символи)

Растерно изображение на шрифта, съдържащо всеки предварително определен знак.

(3) CG RAM (RAM за генериране на символи)

Съдържа 8-bit персонализирани растерни изображения на знаци. Всеки персонализиран символен бит се състои от 5 точки в 8-битови растерни изображения. Конкретната употреба е същата като DD RAM.

1.1 Интерфейсни сигнали с FPGA

LCD и FPGA интерфейсните сигнали [2] са: (1) активиращ сигнал LCD_E; (2) сигнал за избор на регистър LCD_RS; (3) контролен сигнал за четене/запис LCD_RW; (4) четири LCD линии за данни и StrataFlash линия за данни SF_D<11:8>Мултиплексиране.

1.2 Анализ на времето

Стойността на данните на SF_D<11:8>, LCD_RS, LCD_RW трябва да бъдат установени и стабилни за поне 40 ns, преди LCD_E да стане високо, а LCD_E да остане високо най-малко 230 ns. В много приложения LCD_RW винаги е нисък, защото данните обикновено не се четат от дисплея.

 LCD modules.jpg

Изпрати запитване

whatsapp

Телефон

Имейл

Запитване